forward

Сетевое хранилище

Описание:
This verified reference design is a PCIe Gen-3 high-speed front-end card design to extend the PCB trace distance of a PCIe sub-system. The board is designed to fit in a x16 lane width PCIe Gen-3 slot between a motherboard and PCIe Gen3 add-in card. This reference design provides users with a useful guideline to incorporate the DS80PCI810 repeater into PCIe Root Complex ASIC and the Add-in Card designs of their own.

Возможности:

PCIe Gen-3 Riser Card compatible to a 16-lane PCIe Gen3 slot from Motherboard Extends PCB trace length of a PCIe Gen-3 sub-system Improves signal Integrity and system robustness Seamlessly compatible with link training between host from Motherboard and End-point card Proven design with compliance test report

Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:
This reference design extends the link distance and loss budget of high speed SAS-3 data paths, using configurable equalization, de-emphasis, and output voltage. It supports SAS and SATA interfaces from 1.5 Gbps to 12 Gbps using a miniSAS-HD interface.

Возможности:

4x Lane SAS-3 design compatible to an external miniSAS-HD connector. Easily integrates to existing SAS environments with no additional software. Facilitates the use of common FR4 and other low-cost interconnect materials. Improve Signal Integrity and system rubustness Compatible with link training between host and storage system components. Compatible with OOB signaling in SAS/SATA systems

Документация:
  • Схемотехника
  • BOM
Описание:
Designers can save board space, cost and reduce power consumption by following DDR3 guidelines without VTT termination. This reference design shows how to do that with AM437x. This type of design is not for everyone as there are certain restrictions. Having short trace lengths, a maximum of two DDR3 parts and a balanced T-topology are must-have requirements; otherwise VTT termination guidelines should be followed.

Возможности:

System optimized DDR3/DDR3L design on Sitara AM437x processor with integrated DDR controller Optimized layout requires no VTT termination Two 4-Gbit DDR3 / DDR3L memories Up to 400 MHz clock (DDR-800 data rate) Complete sub-system reference with schematics, BOM, design files and HW User's Guide implemented on a fully assembled board developed for testing and validation.

Возможность заказа
  • Заказать BOM
Документация:
  • Схемотехника
  • BOM
Описание:

Емкостные сенсорные дисплеи, как правило, представляют более высокое качество и большие возможности для пользователей, чем традиционные дисплеи с резистивной сенсорной панелью. Этот референс дизайн показывает, как подключить емкостной сенсорный дисплей к процессору Sitara AM437x. Дисплей имеет встроенный контроллер сенсорной панели, который подключается к AM437x по интерфейсу I2C.

 

Возможности:

  • Цветной 7-дюймовый TFT LCD дисплей с емкостной сенсорной панелью;
  • WVGA 800x480 разрешение пикселей с 24-битным RGB интерфейсом;
  • LCD интерфейс, подключенный к встроенному DSS (Display Sub-System) Sitara AM437x процессора;
  • Емкостная сенсорная панель подключена к процессору Sitara AM437x по интерфейсу I2C;
  • 27 белых светодиодов для подсветки, управляются ШИМ контроллером TPS61081;
  • Необходимое питание для ЖК-дисплея обеспечивается линейным стабилизатором  TPS65105;
  • Полная опорная подсистема с принципиальной схемой, BOM, проектные файлы и руководство пользователя.

Возможность заказа
  • Заказать BOM
Документация:
  • Схемотехника
  • BOM
Описание:

Интерфейс QSPI в процессорах AM437x семейства Sitara позволяет разработчикам систем подключать к ним флэш-память NOR. Интерфейс имеет достаточную скорость для поддержки выполнения программы на носителе (execute-In-Place, XIP). Данный проект позволяет добиться гибкого подхода к разделению кода и снижению общей стоимости системы благодаря использованию недорогой NOR флэш- или DDR-памяти.

Данный базовый проект имеет характер программного решения.

Возможности:

  • 512-мегабитная флэш-память NOR, подключенная через интерфейс Quad-SPI к процессору AM437x семейства Sitara
  • 4-выводной интерфейс SPI с внешним сигналом выбора микросхемы
  • SPI MODE 3
  • Полноценный базовый проект подсистемы со схемой электрической принципиальной, перечнем элементов, файлами проекта, а также руководство пользователя по аппаратной части, реализованной на полностью смонтированной печатной плате, предназначенной для тестирования и проверок

Документация:
  • Схемотехника
  • BOM
Описание:
The Sitara AM437x simplified power sequence feature provides flexibility to power designers. This reference design implementation is a BOM-optimized discrete power solution for the AM437x processor with a minimal number of discrete ICs and basic feature set. The solution represents a baseline of a discrete power solution that can be extended for additional features and capabilities of the AM437x processor.

Возможности:

Simplified, BOM-optimized discrete power solution for the Sitara AM437x processor. AM437x includes an integrated LDO that simplifies processor power sequencing requirements. Systems without controlled power down can greatly benefit from this feature since the integrated LDO always ensures power up/down sequencing is met for VDDS and VDDSHVx supplies The TLV62565 step down converter provides the 3.3 volt supply and the TLV62080 provides the 1.1 volt supply. Two TLV702xx low drop out regulators (LDOs) provide the 1.5-V and 1.8-V supplies. TLV803M voltage supervisor keeps the processor in reset until all rails are operational and to reset the processor when input power is lost. This design is tested and includes schematics, BOM, design guide, and test data.

Документация:
  • Схемотехника
  • BOM
Описание:

Эта реализация режима низкого потребления энергии демонстрирует энергопотребление менее 0,1 мВт при сохранении поддержки регенерации памяти LPDDR2 ~1,6 мВт.

Решение состоит из процессора AM437x Sitara, памяти LPDDR2 и контроллера питания TPS65218. Оно оптимизировано для нового режима сохранения энергии совместно с поддержкой унаследованных режимов низкого энергопотребления.

Энергопотребление процессора минимизируется за счет полного отключения питания процессора, за исключением питания часов реального времени (RTC). Переход системы во включенное состояние может быть реализован с помощью одного интерфейсного сигнала (PMIC_PWR_EN), запрограммированного для регистра PMIC.

Возможности:

  • Режим ожидания для RAM с низким энергопотреблением:
    • AM437x в режиме RTC-only,
    • TPS65218 в состоянии ожидания,
    • саморегенерация LPDDR2;
  • Система может вернуться в состояние, которое было до включения ожидания
  • Потребление энергии в режиме RTC-only:
    • AM43x + TPS65218: < 0,1 мВт,
    • 2 ГБ LPDDR2 (тип.): 1,6 мВт;
  • События для перехода в/из режима ожидания:
    • программирование регистров RTC,
    • установка времени пробуждения RTC;
  • События возобновления работы:
    • срабатывание пробуждения RTC,
    • нажата кнопка PMIC или подача переменного напряжения;
  • Время возобновления работы:
    • задержка включения аппаратной части < 300 мсек.,
    • восстановление программного обеспечения в предшествующее ожиданию состояние < 1 сек. (в зависимости от используемого ПО);
  • Это решение протестировано и содержит схемы, BOMи руководство по разработке.

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:

Одноканальный источник тактовых импульсов нельзя использовать для тактирования нескольких тактовых входов в высокопроизводительных процессорных устройствах, например, таких как многоядерные ARM Cortex-A15 процессоры 66AK2Ex и AM5K2Ex, так как чрезмерная нагрузка, помехи от рассогласования и шумы негативно влияют на производительность. Однако этого можно избежать, используя несколько источников тактовых импульсов вместо одного. Этот дизайн демонстрирует генерирование тактовых сигналов для семейств 66AK2Ex и AM5K2Ex процессоров Keystone II с ядром ARM Cortex-A15 + DSP и многоядерных ARM процессоров путем использования дерева дифференциальных тактовых сигналов. Дизайн демонстрирует законченное решение для генерации всех необходимых тактовых сигналов для ядер и периферии SoC.

 

Возможности:

  • Дерево дифференциальных тактовых сигналов для многоядерных ARM Cortex-A15 систем на кристалле 66AK2Ex и AM5K2Ex;
  • Использование CDCM6208 для генерации всех необходимых тактовых сигналов, необходимых для ядер и периферии;
  • Графический интерфейс пользователя для управления регистрами;
  • Завершенный системный дизайн с принципиальной схемой, BOM, дизайн файлами и руководству по проектированию аппаратной части.

Документация:
  • Схемотехника
  • BOM
  • Топология платы