forward

Датчики изображения и радары

Описание:
The PMP10601 reference design provides all the power supply rails necessary to power Xilinx® Zynq® 7000 series (XC7Z015) FPGA. This design uses several LMZ3 series modules, LDOs, and a DDR termination regulator to provide all the necessary rails to power the FPGA. It also features one LM3880 for power up and power down sequencing. This design uses a 12V input.

Возможности:

Provides all the power supply rails needed for a Xilinx® Zynq® 7000 series (XC7Z015) Design optimized to support a 12V input On board power up and power down sequencing Supports DDR3 memory device Module design for ease of use

Возможность заказа
  • Заказать BOM
Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:
The PMP10630 reference design is a complete high density power solution for Xilinx® Kintex® UltraScale™ XCKU040 FPGA. This design uses an optimal combination of SIMPLE SWITCHER® modules and LDOs to provide all the necessary voltage rails in a small solution size of 36 x 43 mm (1.4 x 1.7 inch). The design includes the LMZ31704 LMZ3 series module to power the core rail and three LMZ21700/1 Nano series modules. The design manages the proper power sequencing using LM3880 sequencer, and it also has an optional DDR3 memory power supply featuring the LP2998 DDR termination regulator. The reference design takes 12V DC input voltage, and the total output power is 6W.

Возможности:

Complete power solution for Xilinx® Kintex® UltraScale™ XCKU040 FPGA Ease of design and high density with SIMPLE SWITCHER® power modules Simple and flexible power sequencing with LM3880 Compact solution size, 1.4 x 1.7 inch (36 x 43 mm) Provide DDR3 termination power with LP2998 The reference board is tested, and the test report and design files are included

Возможность заказа
  • Заказать BOM
Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:
Xilinx chose TI as the power solution vendor to power Virtex 7 FPGA (along with other analog solution from TI). You will find Schematic and bill of material fo the solution Xilinx used on the development kits.
Документация:
  • Схемотехника
  • BOM
  • Топология платы
  • Тестирование
Описание:

Компания Xilinx выбрала TI как поставщика решений питания для Kintex 7 FPGA (наряду с другими аналоговыми решениями от TI). Вы найдете схемы и BOM для решения Xilinx с использованием наборов разработчика.

Документация:
  • Схемотехника
  • BOM
  • Топология платы
  • Тестирование
Описание:
The PMP8372 design is optimized for small size and uses the TPS84250 step-down power module on the top- side with the TPS84259 negative output power module on the bottom-side to implement both positive and negative output voltages from a 12V/24V source. The output voltages can be adjusted from +/-3V to +/-15V with resistor changes. The design is capable of 1-A outputs. The positive-input TPS7A4700 LDO and negative-input TPS7A3301 LDO are included for a low noise, high PSRR solution that is ideal for powering bipolar amplifiers, data converters, or other noise-sensitive analog circuitry.

Возможности:

Wide input Voltage range from 7V to 40V Dual output voltages can be adjusted from +/-3V to +/-15V, which are capable of 1A outputs High PSRR LDOs: Positive output 80dB PSRR @ 100Hz and Negative output 72dB PSRR @ 100KHz Positive output noise: 7μVrms (10Hz, 100kHz), Negative output noise: 30μVrms (10Hz, 100kHz) Ultra Low noise for powering bipolar amplifier, data converter, or other noise-sensitive analog circuitry

Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:
The PMP8709 reference design shows a SEPIC power supply, which converts input voltages between 8V and 32V to an output voltage of 13.5V. The maximum load current is 2A. Output capacitors are ceramic only.

Возможности:

Built and tested Only ceramic capacitors at the output Wide input voltage range Optional UVLO

Документация:
  • Схемотехника
  • BOM
Описание:
PMP9335 is designed for Xilinx Zynq FPGA applications utilizing the TPS84A20 and TPS84320. This design uses an external timer to synchronize the switching frequency to 300 kHz. It also employs a controlled power up and power down sequence.

Возможности:

Designed for Xilinx Zynq FPGA applications Compact solution and easy-to-use design with TPS84A20 and TPS84320 buck regulator modules Controlled power up and power down sequence To be used as a “plug in” module, the use of extra bulk capacitance on external pcb is assumed

Документация:
  • Схемотехника
  • BOM
Описание:
The PMP9353 reference design is a complete power solution for Altera Cyclone V SoC devices. This design uses several LMZ3 series modules , two LDOs, and a DDR termination regulator to provide all the necessary rails to power the SoC chip. This design also shows correct power-up sequencing.

Возможности:

Provides all the power rails needed to power an Altera Cyclone V SoC Design optimized to support a 12V input Ease of use with integrated LMZ3 series power modules Optimum combination of switching regulators and LDOs provides the best power distrubution tree Supports DDR3 memory device This design is tested and ready to power up an Cyclone V SoC

Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:

Базовый проект PMP9357 представляет собой полноценное решение питания для FPGA семейства Arria V от Altera. В данном проекте для организации всех необходимых шин питания для FPGA используются несколько синхронных понижающих преобразователей TPS54620, LDO, а также терминирующий регулятор DDR. Для правильного секвенсирования питания используется секвенсер/ монитор питания UCD90120A, которым можно управлять по I2C.

Данный базовый проект имеет характер аппаратного решения.

Возможности:

  • Имеет все необходимые шины питания для FPGA семейства Arria V от Altera
  • Проект оптимизирован для поддержки входа 5 В
  • Крайне высокая плотность установки компонентов на печатной плате, что позволяет уменьшить её габариты
  • Оптимальное сочетание импульсных регуляторов и LDO позволяет добиться наилучшего распределения питания
  • Поддерживает устройство памяти DDR3
  • Данный проект протестирован и готов к работе по организации питания для FPGA семейства Arria V

Документация:
  • Схемотехника
  • BOM
  • Тестирование
Описание:

RS485 (изолированный, неизолированный) является популярным интерфейсом в сфере грид-инфраструктур и одной из главной опций в разрабатываемом в настоящее время оборудовании. TIDA-00308 позволяет быстро производить отладку и проводить процесс разработки с помощью устройств RS485 от TI в 3 различных случаях применения с помощью изолированного источника питания, который включён в этот проект. Кроме того, в руководстве пользователя приведены результаты испытаний данного проекта по стандартам IEC61000-4-2 (электростатический разряд) и IEC61000-4-5 (скачок напряжения).

 

Возможности:

  • В одном проекте приведены три сценария применений RS485
  • Доступны два изолированных питания, 5 В и 3,3 В
  • Статус передачи и приёма по RS485 отображается на светодиоде
  • Данный дизайн совместим со многими изолированными устройствами от TI для различных применений
  • Соответствует требованиям IEC-61000:
    • IEC-61000-4-2: электростатический разряд до 4 кВ (контакт)
    • IEC-61000-4-5: всплески напряжения до ±1 кВ
  • Нацелен на применения в качестве:
    • интерфейса с применением изолятора
    • неизолированного приёмопередатчика RS485
    • изолированного приёмопередатчика RS485

Возможность заказа
  • Заказать BOM
  • Заказать PCB
Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
Low cost, high performance clocking solution for GSPS data converters. This reference design discusses the use of a TRF3765, a low noise frequency synthesizer, generating the sampling clock for a 4 GSPS analog-to-digital converter (ADC12J4000). Experiments demonstrate data sheet comparable SNR and SFDR performance.

Возможности:

Frequency ranges from 300MHz to 4.8GHz Low noise VCO ~ 133dBc/Hz Low jitter: 0.35ps This reference design is tested and includes an evaluation board, configuration software and User's Guide

Документация:
  • Схемотехника
  • BOM
  • Топология платы
  • Тестирование
Описание:

Базовый проект TSW38J84 EVM представляет собой платформу для демонстрации решения двухканального передатчика с интегрированным резонатором. В данном базовом проекте используется устройство 2.5 GSPS DAC38J84 с высококлассными модуляторами: TRF3722 (с интегрированными PLL/ VCO) и TRF3705. TRF3722 и TRF3705 можно объединить для создания двухканального решения, в котором TRF3722 будет выступать в роли локального резонатора (LO) для обоих модуляторов. Интерфейс связи между DAC38J84 и модуляторами, а также методы измерения характеристик совместной работы ЦАП и модуляторов могут варьироваться. Приведённые результаты измерений включают в себя измерения полосы пропускания, выходной точки пересечения третьего порядка, искажения гармоник и подавления частот за пределами полосы пропускания.

Возможности:

  • Полноценное решение двухканальной передачи «биты-РЧ» и использованием интерфейса JESD204B
  • Платформа для тестирования 2.5 GSPS DAC38J84 с двумя высококлассными модуляторами
  • Выходная частота TRF3722 и TRF3705 достигает 4 ГГц
  • Решение с поддержкой полосы пропускания до 1 ГГц
  • Решение двухканальной передачи для современных систем связи, военного назначения и контрольно-измерительных приборов

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The TIDA-00419 TI Design is a demonstration of a SONAR receive path sub-system using the integrated analog front end (AFE) AFE5809. The AFE5809 features 8 channels of analog signal conditioning (LNA+VCAT+PGA) and Digital Processing (ADC+Digital Demodulator) that brings a high level of system receive path integration and enables high-performance echo-location imaging for high-end SONAR systems. This reference design demonstrates this SONAR sub-system with a schematic modified from the AFE5809EVM. The test data included is taken by combining the full AFE5809EVM with the TSW1400EVM FPGA Capture Card and their respective Software GUIs in order simulate a complete receive chain solution capable of high-performance measurement.

Возможности:

Capable of measuring SONAR signals from 30kHz-32.5MHz Digital Demodulator for envelope detection and beamforming Variable Sample frequency 10-65MSPS with external clock capability Variable Gain settings with a -4dB to 54dB range Variable input impedance settings This design is tested and provides design reference materials including Schematics, and BOM.

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:

Широкополосные радиочастотные приемники позволяют значительно расширить возможности радиоаппаратуры. Широкая полоса пропускания позволяет гибко настраивать каналы без внесения изменений в аппаратную часть, а так же принимать несколько каналов на разных частотах одновременно.

Данное типовое решение – широкополосный радиочастотный приемник с АЦП с частотой дискретизации 4 Гвыб./с, дифференциальным усилителем с частотой пропускания от 0 до 8 ГГц. Данный дифференциальный усилитель позволяет работать с низкочастотным сигналом, вплоть до постоянного тока, что невозможно при использовании согласующего трансформатора.

 

Возможности:

  • Типовое решение с полосой пропускания 2 ГГц
  • Поддерживает работу с постоянным током
  • Поддерживает несимметричный и дифференциальный вход
  • Решение включает в себя полноценную систему тактирования и питания

Документация:
  • Схемотехника
  • BOM
Описание:
This system level design shows how two ADC12J4000 evaluation modules (EVMs) can be synchronized together using a Xilinx VC707 platform. The design document describes the required hardware modifications and device configurations, including the clocking scheme. Example configuration files are shown for each EVM. The FPGA firmware is described and the relevant Xilinx IP block configuration parameters are shown. Data taken on the actual hardware is shown and analyzed, showing synchronization within 50 ps without characterized cables or calibrated propagation delays.

Возможности:

Demonstrates a typical phased array radar sub-system by showing synchronization of JESD204B giga-sample ADCs The LMK04828 clocking solution used is described in detail Test results show synchronization within 50 ps without any characterization of cables or calibration of propagation delays Xilinx firmware development is discussed to offer a clear understanding of the requirements This sub-system is tested and includes example configuration files

Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:
A common technique to estimate the position of emitters uses the amplitude and phase shift data of a signal derived from an array of spatially distributed sensors. For such systems, it is important to guarantee a deterministic phase relationship between the sensors to minimize errors in the actual measured data. Thisapplication design will discuss how multiple Analog to Digital Converters (ADCs) with a JESD204B interface can be synchronized so that the sampled data from the ADCs are phase aligned.

Возможности:

Synchronized 2 giga sample ADCs sampling at 3.072GHz System expandable to more than 2 ADCs Phase variation less than 1 ADC clock period Easy to use software interface for control and data acquisition Excellent spur and noise perfromance of ADC at 3.072GHz This design is tested and includes software, demo hardware and a design guide.

Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The ADC12D1600RFRB reference design provides a platform to demonstrate a high speed digitizer application which incorporates clocking, power management, and signal processing. The reference design utilizes the 1.6 GSPS ADC12D1600RF device, onboard FPGA Xilinx Virtex 4, and high performance clock synthesizer LMX2531 to meet the system requirements of a 9 bit ENOB high speed digitizer.

Возможности:

2 Channels of GSPS analog-to-digital conversion Greater than 9 bits ENOB over wide input frequency range Protoype for low cost dual channel high speed digitizer for test and measurement systems

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The TIDA-00531 reference design features dynamic voltage scaling (DVS) as a power management solution to power CPU/DSP core voltages.

Возможности:

Programable Output Voltage from 1.2 V to 1.6 V With 90 Steps in Between Output Voltage is Programable Through Standard I2C Interface Output Voltage Enable and Disable function High power supply ripple rejection Up to 800-mA Output Current This circuit design is tested and includes a detail design guide, test data and design files

Возможность заказа
  • Заказать BOM
  • Заказать PCB
Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:

Референс дизайн, реализовывающий законченный 120 МГц широполосный оптический фронт-энд, заключающий в себе высокоскоростной трансимпедансный усилитель, дифференциальный усилитель и высокоскоростной 14-битный АЦП 160 MSPS с интерфейсом JESD204B. Дизайн включает в себя все необходимое программное и аппаратное обеспечение для оценки производительности системы по отклику на высокоскоростные оптические импульсы, генерируемые лазерным драйвером и диодом для решений, включающих оптическую временную рефлектометрию.

 

Возможности:

  • Оптический фронт-энд с демонстрацией производительности системы;
  • Высокоскоростная сигнальная часть с полосой пропускания более 120 МГц;
  • Высокоскоростной трансимпедансный усилитель для преобразования тока в напряжение, а также дифференциальный усилитель, управляющий высокоскоростным 14-битным АЦП;
  • Драйвер сверхбыстрого лазерного светодиода и лазерный светодиод для генерирования сигнала Tx;
  • Фронт-энд на основе лавинного фотодиода с высоковольтным источником питания на борту;
  • Гибкость и простота замены компонентов в оптической части, усилителе и АЦП.

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
A direct RF sampling receiver approach to a radar system operating in S-band is demonstrated using the ADC32RF45, 3-Gsps, 14-bit analog to digital converter (ADC). RF sampling reduces the complexity of a system by removing down conversion and using a high sampling rate enables wider signal bandwidths. The approach is demonstrated by building a receiver based on the ASR-11 air traffic control radar specifications.
Возможности:

S-band radar reference design using RF sampling architecture Example lineup analysis with RF sampling ADC Measurements to verify calculated performance Radar specific measurements with detection scheme Supports greater than 1-GHz instantaneous signal bandwidth

Документация:
  • Схемотехника
  • BOM
Описание:

В данном базовом проекте рассматривается использование и работа цифрового высокоскоростного усилителя с переменным коэффициентом усиления LMH6401 с целью управления высокоскоростным аналого-цифровым преобразователем (АЦП) ADS54J60. В данном проекте рассматриваются и измеряются различные опции для синфазных напряжений, напряжений питания и интерфейсов, в том числе передача сигнала с фильтрацией постоянной составляющей и без неё, благодаря чему данный проект удовлетворяет требованиям ряда применений.

Данный базовый проект имеет характер аппаратного решения.

Возможности:

  • Малошумящий усилитель с переменным коэффициентом усиления
  • Двухканальный высокоскоростной АЦП
  • Передача сигнала с фильтрацией постоянной составляющей и без неё
  • Полноценное решение тактирования
  • Протестированный базовый проект, который включает в себя отладочную плату, конфигурационное программное обеспечение и руководство пользователя

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
To further increase the range, data rate, and reliability of modern mobile communications systems, system designers continue to place more emphasis on multiple-antenna transmitter systems to achieve combinations of spatial diversity and spatial multiplexing. Such implementations can further compensate for path loss and the multipath effect of transmission mediums. These implementations can also potentially increase range and data rate and improve reliability. Multiple-antenna systems with beamforming techniques also allows for better focus of transmitter energy and the system can potentially reduce the size of an antenna while increasing the transmitter range. More mobile communications systems and radar systems are starting to adopt multiple-antenna transmitters in their designs. For such multiple-antenna transmitter implementations, each individual transmitter requires digital-to-analog converters (DACs) for the digital bits to RF transmission. Multiple transmitters and the associated antenna must also be synchronized in time. The design may utilize JESD204B subclass 1 type DAC3xJ8x, which has the capability to achieve multiple DAC3xJ8x device synchronization. The DAC3xJ8x is a high-speed 16-bit DAC with up to 2.8 GSPS of sample rate. All of the capabilities of DAC3xJ8x simplify device synchronization and facilitate the design of a multiple-antenna transmitter system.

Возможности:

High-Speed Data Transfer High Sample Rate Digital-to-Analog Conversion JESD204B Subclass 1 Support Multi-Device Synchronization Synchronized Clock Distribution

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
TIDA-01016 is a clocking solution for high dynamic range high speed ADC. RF input signals are directly captured using the RF sampling approach by high speed ADC. TheADC32RF45 is a dual- channel, 14-bit, 3-GSPS RF sampling ADC. The 3-dB input bandwidth is 3.2 GHz, and it captures signals up to 4 GHz. This design showcases the clocking solution using the LMX2582, to achieve the best SNR performance of ADC32RF45 at higher input frequencies used in microwave backhaul applications.
Возможности:

3 GHz low-phase noise clocking solution for RF sampling ADC with >51 dB SNR @ 3.65 GHz input 4GHz high frequency input signal capture capability Large signal bandwidth, high dynamic range RF sampling receiver solution

Документация:
  • Схемотехника
  • BOM
Описание:
High speed multi-channel applications require precise clocking solutions capable of managing channel-to-channel skew in order to achieve optimal system SNR, SFDR, and ENOB. This reference design is capable of supporting two high speed channels on separate boards by utilizing TI’s LMX2594 wideband PLL with integrated VCOs to generate a 10 MHz to 15 GHz clock and SYSREF for JESD204B interfaces. The 10 KHz offset phase noise is < -104 dBc/Hz for a 15 GHz clock frequency. By using TI’s ADCDJ3200 high speed converter EVMs, a board-to-board clock skew of <10ps is achieved and a SNR of 49.6 dB with a 5.25 GHz input signal. All key design theories are described, guiding users through the part selection process and design optimization. Finally, schematic, board layout, hardware testing, and results are also presented.
Возможности:

Up to 15GHz sample clock generation Multi-channel JESD204B compliant clock solution Low phase noise clocking for RF sampling ADC/DAC Configurable phase synchronization to achieve low skew in multi-channel system Supports TI’s high-speed converter and capture cards (ADC12DJ3200EVM, TSW14J56 / TSW14J57)

Документация:
  • Даташит
  • Схемотехника
  • BOM
Описание:
This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and deterministic latency. This reference design demonstrates multi-channel AFE and clock solution using high speed data converters with JESD204B, high speed amplifiers, high performance clocks and low noise power solutions to achieve optimum system performance
Возможности:

3.2 Gsps, 1.5 GHz multi- channel high speed analog front for high performance receiver < 5 ps clock skew between channels Multi-channel JESD204B complaint clock solution Scalable platform for pin compatible ADC12DJxx00 family Supports TI’s high-speed converter and capture cards (TSW14J56 / TSW14J57)

Документация:
  • Схемотехника
  • BOM
Описание:
High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple slave clocking devices. This design provides multichannel JESD204B clocks using TI’s LMK04828 clock jitter cleaner and LMX2594 wideband PLL with integrated VCOs to achieve clock-to-clock skew of <10 ps. This design is tested with TI’s ADC12DJ3200 EVMs at 3 GSPS, and a channel-to-channel skew of < 50 ps is achieved with improved SNR performance. All key design theories are described to guide users through the part selection process and design optimization. Finally, schematics, board layouts, hardware testing, and test results are included.
Возможности:

High frequency (GSPS) sample clock generation High channel count and scalable JESD204B compliant clock solution Low phase noise clocking for RF sampling ADC/DAC Configurable phase synchronization to achieve low skew in multi-channel system Supports TI’s high-speed converter and capture cards (ADC12DJ3200EVM, TSW14J56 / TSW14J57)

Документация:
  • Даташит
  • Схемотехника
  • BOM
Описание:
High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This design provides multichannel JESD204B clocks using TI’s LMK04828 clock jitter cleaner and LMX2594 wideband PLL with integrated VCOs to achieve clock-to-clock skew of <10 ps. This design is tested with TI’s ADC12DJ3200 EVMs at 3 GSPS, and a channel-to-channel skew of < 50 ps is achieved with improved SNR performance. All key design theories are described to guide users through the part selection process and design optimization. Finally, schematics, board layouts, hardware testing, and test results are included.
Возможности:

High frequency (GSPS) sample clock generation High channel count and scalable JESD204B compliant clock solution Low phase noise clocking for RF sampling ADC/DAC Configurable phase synchronization to achieve low skew in multi-channel system Supports TI’s high-speed converter and capture cards (ADC12DJ3200EVM, TSW14J56 / TSW14J57)

Документация:
  • Даташит
  • Схемотехника
  • BOM
Описание:
The TIDA-01346 design uses two LMX2594 synthesizers in combination to produce lower noise than is possible with just one. By combining the output of two synthesizers that are in phase, a theoretical 3 dB phase noise benefit is possible due to the output power being 6 dB higher while the noise power is only 3 dB higher. The LMX2594 is an ideal synthesizer for this application as it has a SYNC feature that allows it to have deterministic and repeatable phase as well as a programmable phase that can be used to correct for any phase error due to trace mismatches or any other factors.
Возможности:

3 to 12.5 GHz Output Frequency 40-fs rms Jitter at 9GHz (100 Hz to 100 MHz)

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The TIDA-01442 reference designutilizes the ADC12DJ3200 evaluation module (EVM) to demonstrate a direct RF-sampling receiver for a radar operating in HF, VHF, UHF, L-, S-, C-, and part of X-band. The wide analog input bandwidth and high sampling rate (6.4 GSPS) of the analog-to-digital converter (ADC) provides multiband coverage with a single or dual ADC. The direct RF-sampling capabilities of the ADC reduces the component count by eliminating several down-conversion stages, thereby reducing overall system complexity.

Возможности:

High-input-frequency capability of ADC allows RF sampling of signals from L-band to X-band Max sample rate of 6.4 GSPS in single-channel (interleaved) modeand 3.2 GSPS in dual-channel mode Four independent NCOs per DDC allow fast frequency hopping among bands Clocking solution optimized for low jitter and JESD204B operation

Документация:
  • Схемотехника
  • BOM
Описание:
The K2E devices require power supplies to be sequenced in a proper order. This design demonstrates power sequencing for the 66AK2Ex and AM5K2Ex families of KeyStone II ARM+DSP and ARM-only multicore processors by use of the UCD9090. The UCD9090 is a 10-rail PMBus/I2C addressable power-supply sequencer and monitor. The UCD9090 provides both sequence and timing of the power supply enables. This design shows a power sequencing implementation specific to the K2E EVM platform.

Возможности:

Power supply sequencing reference implementation for the 66AK2Ex and AM5K2Ex SoCs. Uses UCD9090 for power supply sequencing and monitoring for nine voltage rails. Uses the Fusion Digital Power Designer Software to configure and program the UCD9090. Complete system reference with schematics, BOM, design files, and HW Design Guide, implemented on the K2E EVM platform for testing and evaluation.

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:

Данное типовое решение - первый широкодоступный процессор со встроенным интерфейсом JESD204B и цифровым Front End’ом для разработчиков, использующих FPGA или ASIC для подключения к высокоскоростным преобразователям данных, с целью сокращения времени выхода на рынок, увеличения производительности, а так же значительного уменьшения стоимости, потребляемой мощности и размера конечного продукта. Подключение ADC12J4000 и DAC38J84 позволяет реализовать эффективные решения в приложениях тестирования, измерения и защиты.

 

Возможности:

  • Простая интеграция сигнального процессора и преобразователя данных через интерфейс JESD204B
  • Многоканальное решение с частотой дискретизации до 368Msps и полосой пропускания 150 МГц
  • Цифровой Front End для фильтрации и повышения или понижения частоты дискретизации
  • FFT/ iFFT преобразования с применением ускорителя FFTC
  • Решение оптимизировано для применения в приложениях тестирования, измерения и защиты
  • Широкополосное решение с интерфейсом JESD, включающее в себя DSP, платы АЦП и ЦАП, демонстрационное программное обеспечение, графический интерфейс пользователя для конфигурации и руководство по быстрому старту
  • Надежная платформа для демонстрации и разработки, включающая в себя три отладочные платы, схему, перечень компонентов, руководство пользователя, тесты производительности, программное обеспечение и примеры

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage without the need for any software. The circuit is currently implemented on the XEVMK2EX.

Возможности:

Provides the AVS SmartReflex Core voltage required by the K2E Meets the 5% voltage requirement for CVDD Operates using the VCNTL interface No voltage converters needed for VCNTL interface No software required for operation

Документация:
  • Схемотехника
  • BOM
Описание:
The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage using software and the PMBus interface of the TPS544C25. The circuit can be implemented on the XEVMK2EX.

Возможности:

Provides the AVS SmartReflex Core voltage required by the K2E Meets the 5% voltage requirement for CVDD Uses the PMBus interface on the TPS544C25 for control Uses software to send the VOUT command Complete system reference with schematics, BOM, design files, and HW Design Guide, implemented on the K2E EVM platform for testing and evaluation

Документация:
  • Схемотехника
  • BOM
Описание:

В данном проекте TI показана реализация радара с синтезированной апертурой (SAR) в реальном времени на основе многоядерного цифрового сигнального процессора (ЦСП) TMS320C6678 от TI. Одной из основных трудностей при реализации SAR является генерирование изображений с высоким разрешением в реальном времени, так как процесс формирования изображения задействует процедуры обработки сигнала, требующие значительные вычислительные мощности. TI реализовал алгоритм SAR на восьмиядерном ЦСП C6678 с фиксированной и плавающей точкой, чтобы продемонстрировать его производительность в данном применении, а также то, как она будет меняться при задействовании одного, двух, четырёх и восьми ядер ЦСП. Алгоритм обработки SAR доплеровского диапазона функционально промодулирован, а вычислительные задачи распределены по нескольким ядрам, работающим параллельно друг другу. Процедура распределения задач выполнена с применением OpenMP.

Данный базовый проект имеет характер аппаратно-программного решения.

Возможности:

  • Данный базовый проект испытан и включает в себя отладочный модуль (EVM), программное обеспечение и руководство пользователя
  • Аппаратная платформа включает в себя TMDSEVM6678 EVM – высокопроизводительную, выгодную с точки зрения «цена-качество» платформу разработки на базе высокопроизводительного ЦСП TMS320C6678 с архитектурой C66x KeyStone™ от TI
  • Данный проект включает в себя схемы электрические принципиальные, файлы проекта и перечень элементов
  • Алгоритм SAR, входные бинарные файлы и скрипты отображения включены в проект наряду с ссылками для скачивания BIOS-MCSDK и программного фреймворка SDK
  • В руководстве проекта описаны реализация алгоритма доплеровского диапазона, необходимые аппаратное и программное обеспечения, а также приведена пошаговая инструкция по созданию и запуску приложения SAR

Документация:
  • Даташит
  • Схемотехника
  • BOM
Описание:
For modern radar system developers currently using an FPGA or ASIC to connect to high speed data converters, who need faster time to market with increased performance and significant reduction in cost, power, and size, this reference design includes the first widely available processor integrating a JESD204B interface and Digital Front End (DFE) processing. Connecting to the ADC14X250 and DAC38J84 provides an efficient solution for avionics and defense applications such radar, electronic warfare, compute platforms and transponders.
Возможности:

Easy integration of signal processor to data converters over JESD204B Sampling of a single 100MHz channel, when connected to ADC14X250 DFE processing for filtering, down-sampling or up-sampling; FFTC hardware accelerator to offload compute-intensive 2D FFT operations, achieving low latency and high accuracy Wideband sampling with JESD attached signal processing solution including Digital Signal Processor (DSP), ADC and DAC boards, demo software, configuration GUIs and Getting Started Guide A robust demonstration and development platform including three EVMs, a deterministic latency card, schematic, BOM, user guide, benchmarks, software and demos

Документация:
  • Схемотехника
  • BOM
  • Топология платы
Описание:
The TIDEP0067 TI Reference Design is based on the 66AK2G02 multicore System-on-Chip (SoC) processor and companion TPS659118 power management integrated circuit (PMIC) which includes power supplies and power sequencing for the 66AK2G02 processor in a single device. This power solution design also includes the first stage buck converters to support a 12 V input and the DDR termination regulator for DDR3L memory. The reference design is tested and includes hardware reference (EVM), software (Processor SDK) and test data.
Возможности:

TPS54620 and TPS54429 first stage buck converters TPS659118 companion PMIC supporting power sequencing and power supplies as required by K2G Integrated real time clock (RTC) for time-critical applications via the TPS659118 LP2996A DDR3L termination regulator

Документация:
  • Схемотехника
  • BOM
Описание:
The TIDEP0070 reference design describes system considerations for Dual Data Rate (DDR) memory interface with Error Correcting Code (ECC) support in high-reliability applications, based on the 66AK2G02 Multicore DSP + ARM processor System-on-Chip (SoC). It enables developers to implement a high reliability based solution rapidly by discussing system interfaces, board hardware, software, throughput performance and diagnostic procedures.
Возможности:

Optimized high speed signal routing Surface-mount PCIe x1 socket Example of AC coupling capacitor placement Example of recommended differential pair spacing

Документация:
  • Схемотехника
  • BOM
Описание:
For wideband receiver system developers currently using FPGA or ASIC to connect High Speed data converters to a baseband processor, who need faster time to market with increased performance and significant reduction in cost, power, and size. This reference design includes the first widely available processor integrating a JESD204B interface and Digital Front End Processing (DFE). Connecting ADC32RF80 to DAC38J84 provides an efficient solution for avionics and defense, test and measurements and industrial applications.
Возможности:

Easy integration of signal processor to data converters over JESD204B Usable bandwidth of two 75MHz channels or a single 100MHz channel when connected to ADC32RF80 DFE processing for filtering, down-sampling or up-sampling: FFTC hardware accelerator to offload comput-intensive 2D FFT operation, achieving low latency and high accuracy Wideband sampling with JESD attached signal processing solution including Digital Signal Processor (DSP), ADC and DAC boards, demo software, configuration GUIs and getting started guide A robust demonstration and development platform including three EVMs, a deterministic latency card, schematic, BOM, user guide, benchmarks, software and demos

Документация:
  • Схемотехника
  • BOM
Описание:

Данный проверенный проект TI представляет собой высокопроизводительную систему сбора данных (DAQ), в которой используется 18-битный SAR-АЦП ADS8881 с пропускной способностью 1 MSPS. Проект оптимизирован под уменьшение времени установления 18-битного ступенчатого входного сигнала во всём его диапазоне, благодаря чему достигается высокая линейность системы. Подобная модель входного воздействия больше всего подходит для применений с мультиплексорами для передачи между каналами с разными входными напряжениями. В качестве входного драйвера АЦП используется OPA350 для высокой пропускной способности (для мало- и высокоамплитудных сигналов), управления выходным током и линейной связи входа и выхода с размахом, равным напряжению питания. Опорный буферный драйвер представляет собой составной буфер из THS4281 и OPA333 для достижения желаемой производительности при минимально возможном уровне энергопотребления. INL данной DAQ составляет ±2,5 LSB при общей потребляемой мощности менее 70 мВт.

Ознакомьтесь с другими прецизионными проектами от TI.

Данный базовый проект имеет характер аппаратного решения.

Возможности:

  • 18 бит, скорость передачи данных 10 kSPS
  • Для применений с мультиплексорами и ступенчатыми входными сигналами в режиме постоянного тока
  • Оптимизирован под уменьшение времени установления сигнала при переходных процессах
  • Потребляемая мощность: 70 мВт при напряжении AVDD5 В
  • Используются ADS8881 (SAR-АЦП с разрешающей способностью 18 бит и скоростью передачи данных 1 MSPS), OPA2350 (входной сигнал), THS4281 + OPA333 + REF5045 (опорный сигнал)

Возможность заказа
  • Заказать BOM
  • Заказать PCB
Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:

Этот проверенный дизайн от TI представляет собой высокопроизводительную систему сбора данных (DAQ), использующую 18-битный АЦП SARADS8881 с частотой дискретизации 1 МГц. Конструкция оптимизирована для обеспечения низкого уровня шума и искажений для диапазона входного синусоидного сигнала 10 кГц. Это приводит к максимально возможному значению эффективного числа битов (ENOB) при общей потребляемой мощности менее 50 мВт.

В качестве драйвера входного сигнала для АЦП используется полностью дифференциальный THS4521, что обеспечивает чрезвычайно низкий уровень искажений, шума во всей полосе сигнала. Драйвер буфера использует комбинированный буфер, образованный THS4281 и OPA333, что позволяет получить требуемую производительность при низкой потребляемой мощности.

 

Возможности:

  • 18 бит, частота дискретизации 1 МГц;
  • Постоянное напряжение, переменное напряжение 10 кГц;
  • Оптимизация: ENOB;
  • Мощность: 50 мВт @ AVDD= 5 В;
  • Используется ADS8881 (18 бит, 1 МГц SARЦАП), THS4521 (Вход), OPA333 + THS4281 + REF5045 (Reference);
  • Это решение содержит: теорию, подбор компонентов, симуляцию TINA-TI, схему и макет печатной платы, проверку и измерение производительности, варианты модификации.

Возможность заказа
  • Заказать BOM
  • Заказать PCB
Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:
This TI Verified Design implements a 16-bit, differential 4-channel multiplexed data acquisition system at 400KSPS throughput for high voltage differential input of ±20 V (40 Vpk-pk) industrial applications. The circuit is realized with a 16-bit successive-approximation-resistor (SAR) analog-to-digital converter (ADC), a precision high voltage signal conditioning front end, and a 4-channel differential multiplexer (MUX). The design details the process for optimizing the precision high voltage front end drive circuit using the OPA192 and OPA140 to achieve excellent dynamic performance with the ADS8864.

Возможности:

4-Channel, High-Voltage (±20 V), Multiplexed, Data Acquisition System 400 KSPS (100KSPS/Channel) Sampling Rate ±1LSB INL 16 Bit, Full Scale, Channel-to-Channel Settling 14.2 Bits ENOB

Возможность заказа
  • Заказать BOM
  • Заказать PCB
Документация:
  • Даташит
  • Схемотехника
  • BOM
  • Топология платы
Описание:

В данном прецизионном протестированном проекте TI подробно описывается системный дизайн блока сбора несбалансированных 16-битных данных (DAQ) со скоростью 1 MSPS, оптимизированный для получения превосходных значений времени установки, уровня энергопотребления, а также статических и динамических характеристик для приложений с мультиплексированием. В проект входят 16-битный высокоточный аналого-цифровой преобразователь (АЦП) последовательного приближения (SAR); малошумящая, малопотребляющая и широкополосная схема управления входами АЦП; источник опорного напряжения для АЦП со сверхнизким дрейфом и соответствующая схема управления входами.

Данный проект хорошо впишется в применения, в которых необходим мультиканальный сбор данных с малой задержкой при мультисенсорных измерениях, таких как измерения параметров окружающей среды (температура, давление и т. п.), биопотенциала и мощности.

Данный базовый проект имеет характер аппаратного решения.

 

Возможности:

  • Включает в себя теоретический материал, анализ подбора компонентов, симуляцию, схему электрическую принципиальную, трассировку печатной платы и результаты измерений
  • Достигнуто значение времени установки 16-битного импульсного сигнала 900 нс (максимальное значение)
  • Потребляемая мощность: 21,5 мВт при напряжении AVDD 3,3 В
  • Измеренное значение эффективного разрешения 14,58 бита
  • Включает в себя ADS8860 (16-битный SAR АЦП со скоростью 1 Msps), OPA320 (драйвер входов), THS4281 + OPA333 + REF5040 (драйвер источника опорного напряжения)

Документация:
  • Даташит
  • Схемотехника
  • BOM

Сравнение позиций

  • ()